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【工作職責(zé)】
1、負(fù)責(zé)芯片架構(gòu)設(shè)計(jì)，子系統(tǒng)/系統(tǒng)概要設(shè)計(jì)方案、設(shè)計(jì)需求編寫；
2、負(fù)責(zé)芯片復(fù)雜模塊詳細(xì)方案編寫；
3、使用Verilog進(jìn)行代碼編寫；
4、負(fù)責(zé)模塊級(jí)前端綜合及規(guī)則檢查，按照要求優(yōu)化模塊設(shè)計(jì)；
5、主導(dǎo)項(xiàng)目組內(nèi)設(shè)計(jì)代碼的評(píng)審；
6、了解仿真流程，能很好的和仿真人員進(jìn)行溝通、協(xié)調(diào)；
7、參與FPGA原型測(cè)試。


【任職要求】
1、教育背景：碩士及以上，通信、電子、計(jì)算機(jī)、微電子等相關(guān)專業(yè)優(yōu)先；
2、工作經(jīng)驗(yàn)：相關(guān)領(lǐng)域高級(jí)5年，資深8年；
3、具有以下專業(yè)知識(shí)者優(yōu)先：
1）oDSP/OTN/PTN/PON/SPN/SDH/以太網(wǎng)相關(guān)設(shè)計(jì)經(jīng)驗(yàn)；
2）參與過(guò)至少一個(gè)完整ASIC項(xiàng)目
4、技能要求：
1) 熟悉芯片相關(guān)設(shè)計(jì)流程；
2）具有良好的文檔編寫能力；
3) 熟練使用verilog語(yǔ)言；
4) 能熟練使用vcs/verdi/spyglass/DC等EDA工具；
5) 熟練掌握一門腳本語(yǔ)言(Tcl/Perl/Python)。